moitvivt Моделирование, оптимизация и информационные технологии Modeling, Optimization and Information Technology 2310-6018 Издательство 10.26102/2310-6018/2026.54.3.005 2174 Оценка характеристик открытых декодеров БЧХ и РС кодов, реализованных на современных FPGA Evaluation of the characteristics of open BCH and RS code decoders implemented on modern FPGAs 0009-0003-8742-1878 Хрусталев Владимир Викторович Khrustalev Vladimir Viktorovich v_crys@mail.ru aff-1 Санкт-Петербургский государственный университет аэрокосмического приборостроения Saint-Petersburg State University of Aerospace Instrumentation 01 01 2026 1 1 10.26102/2310-6018/2026.54.3.005 Copyright © Авторы, 2026 2026 This work is licensed under a Creative Commons Attribution 4.0 International License

Характеристики существующих систем передачи и хранения информации существенно зависят от используемых в них аппаратных блоков контроля и коррекции ошибок. Одними из эффективных методов борьбы с ошибками являются методы помехоустойчивого кодирования, позволяющие исправлять ошибки, которые произошли при передаче или хранении информации. Разработка блоков аппаратного помехоустойчивого кодирования под определенные требования является сложной задачей. От качества решения этой задачи существенно зависит конкурентоспособность конечного продукта. В данной работе приводится описание части библиотеки помехоустойчивых декодеров, которая посвящена одному из интересных классов блоковых линейных кодов – кодам Боуза-Чоудхури-Хоквигема (БЧХ кодам) и их важнейшему подклассу, недвоичных БЧХ, кодам Рида-Соломона (РС-кодам). Особенностью библиотеки является то, что характеристики всех входящих в нее блоков были рассчитаны с применением единой современной аппаратной базы. Кроме этого, в работе приводятся методы сопоставления декодеров, реализованных на разных аппаратных платформах. Библиотека помехоустойчивых декодеров поможет разработчикам на ранних этапах создания кодека ознакомиться с существующими аналогами и, возможно, выбрать один из них, вместо разработки собственного. Также разработчикам кодеков библиотека поможет сравнить реализованные ими кодеки с уже имеющимися. Кроме того, библиотека будет полезна при разработке новых алгоритмов декодирования, ориентированных на аппаратную реализацию.

The performance of existing data transmission and storage systems depends significantly on the hardware error control and correction units they employ. One effective method for combating errors is error-correcting coding, which allows for the correction of errors that occur during the transmission or storage of information. Developing hardware error-correcting coding units to meet specific requirements is a complex task. The competitiveness of the final product depends significantly on the quality of the solution to this problem. This paper describes a section of the library of error-correcting decoders dedicated to one of the most interesting classes of block linear codes – Bose-Chaudhuri-Hocquenghem codes (BCH codes) – and their most important subclass, non-binary BCH codes, Reed-Solomon codes (RS codes). A feature of the library is that the characteristics of all the blocks included in it were calculated using a single modern hardware base. Furthermore, the paper presents methods for comparing decoders implemented on different hardware platforms. The library of error-correcting decoders will help developers familiarize themselves with existing codecs early in the development process and potentially choose one over developing their own. The library will also help codec developers compare their codecs with existing ones. Furthermore, the library will be useful when developing new decoding algorithms designed for hardware implementation.

 помехоустойчивое кодирование коды БЧХ коды Рида-Соломона аппаратные декодеры ПЛИС error-correcting coding BCH codes Reed-Solomon codes hardware decoders FPGA Исследование выполнено без спонсорской поддержки. The study was performed without external funding. References Micheloni R., Crippa L., Marelli A. Inside NAND Flash Memories. Dordrecht: Springer; 2010. 582 p. https://doi.org/10.1007/978-90-481-9431-5 Lee K., Kang H.-G., Park J.-I., Lee H. 100GB/S two-iteration concatenated BCH decoder architecture for optical communications. In: 2010 IEEE Workshop On Signal Processing Systems, 06–08 October 2010, San Francisco, CA, USA. IEEE; 2010. P. 404–409. https://doi.org/10.1109/SIPS.2010.5624879 Mhaske S.D., Ghodeswar U., Sarate G.G. Design of area efficient Reed Solomon decoder. In: 2014 2nd International Conference on Devices, Circuits and Systems (ICDCS), 06–08 March 2014, Coimbatore, India. IEEE; 2014. P. 1–4. https://doi.org/10.1109/ICDCSyst.2014.6926169 Kuon I., Rose J. Measuring the Gap Between FPGAs and ASICs. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2007;26(2):203–215. https://doi.org/10.1109/TCAD.2006.884574 Берлекэмп Э. Алгебраическая теория кодирования. Москва: Мир; 1971. 477 с. Nabipour S., Javidan J., Drechsler R. Trends and challenges in design of embedded BCH error correction codes in multi-levels NAND flash memory devices. Memories – Materials, Devices, Circuits and Systems. 2024;7. https://doi.org/10.1016/j.memori.2024.100099 Yang L., Tian J., Wu B., Wang Zh., Ren H. An RS-BCH Concatenated FEC Code for Beyond 400 Gb/s Networking. In: 2022 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 04–06 July 2022, Nicosia, Cyprus. IEEE; 2022. P. 212–216. https://doi.org/10.1109/ISVLSI54635.2022.00049 Быков В.В., Меньшиков К.В. Помехоустойчивые коды цифрового телевидения. T-Comm: Телекоммуникации и транспорт. 2013;7(9):30–33. Shany Y., Berman A. Fast Syndrome-Based Chase Decoding of Binary BCH Codes Through Wu List Decoding. IEEE Transactions on Information Theory. 2023;69(8):4907–4926. https://doi.org/10.1109/TIT.2023.3263185 Ковалев С.И., Хрусталев В.В. Исправление двух ошибок кодом Боуза-Чоудхури-Хоквингема, построенном на основе лексикографически упорядоченной проверочной матрицы. В сборнике: Научная сессия ГУАП: Сборник докладов: Часть I, 09–13 апреля 2018 года, Санкт-Петербург, Россия. Санкт-Петербург: Санкт-Петербургский государственный университет аэрокосмического приборостроения; 2018. С. 97–100. Тарасов И. Описание архитектуры FPGA семейств UltraScale компании Xilinx. Компоненты и технологии. 2014;(2):38–46. Cui H., Ghaffari F., Le Kh., et al. Design of High-Performance and Area-Efficient Decoder for 5G LDPC Codes. IEEE Transactions on Circuits and Systems I: Regular Papers. 2021;68(2):879–891. https://doi.org/10.1109/TCSI.2020.3038887

The authors declare that there are no conflicts of interest present.